Lim , Kok Chean (2013) Hybrid dynamic phase alignment scheme to improve sampling resolution for 1.25 gHz source synchronous interface. Masters thesis, Universiti Sains Malaysia.
![[img]](http://eprints.usm.my/style/images/fileicons/application_pdf.png)
|
PDF
Download (226kB) | Preview |
Abstract
Penjajaran fasa dinamik (DPA) telah digunakan secara meluas dalam antaramuka sumber segerak untuk mencapai titik persampelan yang optimum. Pada frekuensi yang lebih tinggi, penganggaran masa akan menjadi lebih ketat. Oleh itu, DPA perlu mencapai resolusi persampelan yang lebih kecil untuk menyediakan bajet masa yang lebih baik untuk antaramuka sumber segerak. Teknik DPA yang sedia ada menunjukkan batasan sama ada dari resolusi persampelan atau hasil litar yang kompleks dan ukuran besar. Oleh itu, skim DPA yang baru diperlukan untuk mencapai resolusi persampelan yang lebih baik dan mengekalkan kemudahan dalam litar pelaksanaan. Selain itu, DPA juga perlu berupaya untuk memantau hubungan antara isyarat data dan jam serta memperbaharui konfigurasi litar secara berterusan. Kajian telah dijalankan untuk membina litar DPA yang memenuhi semua keperluan di atas. Litar DPA yang dibina adalah hasil penggabungan skim persampelan yang menggunakan konsep berbilang fasa yang sedia ada dan juga teknik persampelan lengah talian berbilang tap. Keputusan simulasi menunjukkan bahawa skim yang dicadangkan dapat mencapai 43 ps resolusi persampelan berbanding dengan 78 ps resolusi persampelan yang dicapai oleh skim yang sedia ada. Skim yang dicadangkan juga mengekalkan kesederhanaan dari segi binaan litar kerana kebanyakan komponen litar dibina menggunakan komponen digital. Daripada simulasi yang telah dilaksanakan, litar ini juga menunjukkan keupayaan untuk menyelaraskan fasa data dan isyarat jam secara dinamik dari semasa ke semasa. Dynamic phase alignment (DPA) circuit has been widely used in source synchronous interface to achieve an optimal sampling point. At higher frequency, the timing requirement will become more stringent. Therefore, the DPA circuit needs to achieve finer sampling resolution to provide a better timing budget for the source synchronous interface. Existing DPA techniques have shown the limitation either on the sampling resolution or potentially large and complex circuit implementation. Due to this, a new DPA scheme is needed in order to achieve better sampling resolution and at the same time keep the simplicity in the circuit implementation. Beside the timing consideration, DPA also need to be able to monitor relation between the data and clock continuously and adjust the setting dynamically. A study has been conducted to develop an improved version of DPA circuit that meets all the requirements above. The improved DPA circuit is implemented by combining the existing multi-phase sampling scheme and also the multi-tap delay line sampling technique. Simulation results show that the proposed design able to achieve 43 ps sampling resolution compares to 78 ps sampling resolution achieves by the existing scheme. The proposed design keeps the simplicity of the circuit by using the digital blocks to construct most of the circuit components. From the performed simulations, the circuit also shows the capability to dynamically phase align the data and clock signals from time to time.
| Item Type: | Thesis (Masters) |
|---|---|
| Subjects: | T Technology > TK Electrical Engineering. Electronics. Nuclear Engineering > TK5105 Computer networks and Data transmission systems T Technology > TK Electrical Engineering. Electronics. Nuclear Engineering > TK7868.D5 Digital electronics and Electronic circuit design |
| Divisions: | Kampus Kejuruteraan (Engineering Campus) > Pusat Pengajian Kejuruteraaan Elektrik & Elektronik (School of Electrical & Electronic Engineering) > Thesis |
| Depositing User: | Mr Badli Syahar Bakhtier |
| Date Deposited: | 12 Apr 2017 01:49 |
| Last Modified: | 12 Apr 2019 05:26 |
| URI: | http://eprints.usm.my/id/eprint/32991 |
Actions (login required)
 |
View Item |
